受益匪浅，致谢通过两个多月的努力，参阅了大量的文献专著和资料，才使我有了较为清晰的思路来完成本课题的设计。

设计也引用了其中的部分内容，在此，对这些文献专著和资料的作者和编著们表示感谢。

在这里同时也要非常感谢指导老师冷爱莲老师，感谢她自始至终以严谨的治学作风和崇高的责任心给予了我全面的指导，特别是在程序编译和仿真的过程中我遇到了很多弄不懂的，正是有了冷老师的指点我的毕业设计才得以顺利进行。

而且在整个设计的撰写过程中出现的问题冷老师也给予了及时的指正，最后我的设计才得以顺利完成。

在设计撰写和设计模块的仿真过程中，我也得到了很多同学和朋友的帮助与支持，在这里并表示感谢。

同时，也向我的家人致以真心的谢意，他们在我的大学阶段中给予我的切是无法用言语来表达的。

最后，衷心感谢在百忙之中参与评阅我的设计的各位老师，谢谢，参考文献章彬宏应用技术北京理工大学出版社，杨刚等现代电子技术与数字系统设计电子工业出版社，张亦华等数字电路入门程序实例集北京邮电大学出版社，顾斌等数字电路设计西安电子科技大学出版社，年姜立东语言程序设计及应用第二版北京邮电大学出版社，潘松实用教程电子科技大学出版社，刘爱荣等技术与开发应用简明教程清华大学出版社，唐俊英技术应用实例教程电子工业出版社，何伟现代数字系统实验及设计重庆大学出版社，林明权数字控制系统设计范例电子工业出版社，等于，则计数器清零进位输出的封装如图，其中为复位接的端，接的端，接锁存器的端。

图的封装图有时钟使能的十进制计数器的工作时序仿真如图。

图的时序仿真图此程序模块实现的功能是带使能端的进制计数。

程序要求只有当使能端信号为高电平时计数器才能正常工作，每个时钟的上升沿到来时计数器加，因为这里要实现的是进制计数，所以当计数到时计数器清零，同时产生进位信号，这里的进位信号仅为个脉冲信号，旦计数从变为，脉冲信号立即变为低电平。

同时该计数器也应带有清零信号，旦清零信号为高电平，计数器立即清零。

显示模块显示模块设计有段码和位码之分，所谓段码就是让显示出八位数据，般情况下要通过个译码电路，将输入的位进制数转换为与显示对应的位段码。

位码也就是的显示使能端，对于共阳级的而言，低电平使能，在本设计中设计了个位的循环计数器，将计数结果输入到译码器，译码结果输出即可依次使能每个。

例如要让个同时工作显示数据，就是要不停的循环扫描每个，并在使能每个的同时，输入所需显示的数据对应的位段码。

虽然个是依次显示，但是受视觉分辨率的影响，看到的现象是个同时工作。

模块的顶层图如下所示。

计数产生动态扫描信号位码，译码模块用于查表产生段码输出。

显示模块源程序如下切断此要进行修正和数的条件为图和数大于的卡诺图由此得到具有修正电路的位码加法电路如图所示图位码加法器电路由此我们可以通过三个位码加法电路的级联组成个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运用是产生测频所需要的各种控制信号。

控制信号的标准输入时钟为，每两个时钟周期进行次频率测量。

该模块产生的个控制信号，分别为信号用于在每次测量开始时，对计数器进行复位，以清除上次测量的结果，该复位信号高电平有效，持续半个时钟周期的时间。

为计数允许信号，在信号的上升沿时刻计数模块开始对输入信号的频率进行测量，测量时间恰为个时钟周期正好为单位时间，在此时间里被测信号的脉冲数进行计数，即为信号的频率。

然后将值锁存，并送到数码管显示出来。

设置锁存器的好处是使显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

在每次测量开始时，都必须重新对计数器清。

测频控制信号发生器源程序如下测频控制时钟计数器时钟使能计数器清零输出锁存信号时钟二分频，产生计数器清零信号测频控制产生器如图，图中接的的的信号，为计数允许信号，接计数器的，信号用于在每次测量开始时，对计数器进行复位，接计数器的，接锁存器的。

图的封装图测频控制信号发生器的工作时序图，控制模块的几个控制信号的时序关系图如图所示。

图的时序仿真图从图中可看出，计数使能信号在的高电平后，利用其反相值的上跳沿产生个锁存信号，随后产生清信号上跳沿。

为了产生这个时序图需首先建立个由触发器构成的二分频器，在每次时钟上升沿到来时令其翻转。

其中，控制信号时钟的频率取，而信号的脉宽恰好为，可以用作闸门信号。

此时，根据测频的时序要求，可得出信号和的逻辑描述。

由图可知，在计数完成后，计数使能信号在的高电平后，利用其反相值的上跳沿产生个锁存信号，后，产生个清零信号上跳沿。

锁存器锁存器模块也是必不可少的，测量模块测量完成后，在信号的上升沿时刻将测量值锁存到寄存器中，然后输出到显示模块。

锁存器是起数据保持的作用，它将会把数据保存到下次触发或复位。

主要是主从触发器组成的。

用于存储数据来进行交换，使数据稳定下来保持段时间不变化，直到新的数据将其替换。

锁存器源程序如下，锁存输入数据锁存器的封装如图，图中接控制测频产生器的，而接计数器的，接显示器的端。

图的封装图位锁存器的工作时序图如图。

图的时序仿真图本程序是用来实现锁存器模块的功能，但它的程序相当简单，在锁存信号的上升沿到来时，锁存器将测量值锁存到寄存器，然后输出到显示模块。

但从仿真图中可以明显的看出，锁存输出并不是立即进行的，而是经历了个短暂的延时，这是由于硬件引起的。

十进制计数器计数器模块是由个带有同步清零端，进位信号输出的模为的计数模块级连而成。

此十进制计数器的特殊之处是，有时钟使能输入端，用于锁定计数器。

当高电平计数允许，低电平时计数禁止。

计数器模块用于对输入信号的脉冲进行计数，该模块必须有计数允许异步清零等端口，以便于控制模块对其进行控制。

十进制计数器源程序如下计数时钟信号清零信号计数使能信号位计数结果输出计数进位计数器异步清零手能力，也提高了我处理问题的能力，并且学会了许多新的知识，总的来说，算。

三位码加法器电路带显示电路三位码加法器是基于位码的加法器的原理上连接的，十进制数的个位相加大于，则码的加法器就向高位产生个进位，输出为，若无输出，则为，这样就可以通过三位串行进位加法器进行加法计算。

这里三个十进制数相加，最高位可能产生进位，故多加位数码显示管电路，在产生千位进位时显示，不产生千位进位时不显示。

三位码加法器电路图如图所示图三位码加法器电路注由于输入电路为十进制与八进制两个模块，故在加法数据输入端采用二输入端或门连接加数与被加数输入电路三系统综述总体综述加法运算电路是计算机电路中最基本的电路部分，在计算机系统的组成中起到重要作用。

本次设计的八位二进制和三位十进制相加并在数码管上显示，我们采用来实现最基本的加法电路模块，再经过补充和修改加法电路，最终能实现本课题所要求，具体如下转换通过直接控制加计数次数直接输入十进制数码，又用做减计数器与加计数器相连实现二进制到码的转换。

加法此部分主要用实码的加法电路，其中，最重要的部分为和数的修正。

将转换好的码按次序分别连接到的输入端两部分通过或门连接，即可实现八位二进制和三位十进制的加法运算。

显示将加法运算结果输出到译码显示电路上，即可显示加法运算的结果。

总体电路图图总体电路图结束语此次八位二进制加法器课程设计经历了很多种方案修改和完善，最终成型。

在经过多次筛选后我本很复杂的加法器经过我们的分工后思路变得十分清晰明朗让我对本来不知所措的课设顿时感觉到丝的轻松。

在我们分配了任务之后，我们就着手开始准备。

我翻阅了些资料，发现了很多问题，而这些问题的存在的根本也是因为自己当初学习课本知识的时候没有用心，很多细节方面的知识点没有在意，造成很多的大意疏忽，所以导致在用的时候有很多。

但是又找不到到底问题出在什么地方，只能向同组同学求救，最后在同学的细心检查下，才将问题找到并解决。

从而顺利的完成了我负责的这个模块。

其次在仿真的过程中，对于软件的使用，开始很不熟练，画个图半天画不出来，元器件也是各种找不到，最后在大家的商讨中逐渐对软件熟悉起来，出现与预期结果不样的结果时也知道了怎样去步步查找。

此次课程设计让我对电子技术有了新的认识和看法，尤其在学习知识的时候不能够只局限于书本上面的内容，更要结合生活，联系实际，温故知新，对课本上的知识有新的理解。

这个题目共用了将近两周时间，期间的很多烦恼与收获确实很是让我难忘。

有过通宵看资料仿真，有过复习着别的科目突然有个想法就跑到逸夫四楼查资料虽然资料很少，收获是无法三言两语说清楚的，感觉学期学的东西在课设的两周里又全部重新深刻的学习了遍。

最大的体会我想要是以课设的方式去学习各科知识，或许会是个不错的办法，它使你高效深刻的学到了你应该了解的东西。

评语评阅人日期选择了电路结构相对简单，功能相对完善的设计方案。

虽说前几次的方案看似能实现，但真正在电路设计中都存在着相应的问题和不足，受益匪浅，致谢通过两个多月的努力，参阅了大量的文献专著和资料，才使我有了较为清晰的思路来完成本课题的设计。

设计也引用了其中的部分内容，在此，对这些文献专著和资料的作者和编著们表示感谢。

在这里同时也要非常感谢指导老师冷爱莲老师，感谢她自始至终以严谨的治学作风和崇高的责任心给予了我全面的指导，特别是在程序编译和仿真的过程中我遇到了很多弄不懂的，正是有了冷老师的指点我的毕业设计才得以顺利进行。

而且在整个设计的撰写过程中出现的问题冷老师也给予了及时的指正，最后我的设计才得以顺利完成。

在设计撰写和设计模块的仿真过程中，我也得到了很多同学和朋友的帮助与支持，在这里并表示感谢。

同时，也向我的家人致以真心的谢意，他们在我的大学阶段中给予我的切是无法用言语来表达的。

最后，衷心感谢在百忙之中参与评阅我的设计的各位老师，谢谢，参考文献章彬宏应用技术北京理工大学出版社，杨刚等现代电子技术与数字系统设计电子工业出版社，张亦华等数字电路入门程序实例集北京邮电大学出版社，顾斌等数字电路设计西安电子科技大学出版社，年姜立东语言程序设计及应用第二版北京邮电大学出版社，潘松实用教程电子科技大学出版社，刘爱荣等技术与开发应用简明教程清华大学出版社，唐俊英技术应用实例教程电子工业出版社，何伟现代数字系统实验及设计重庆大学出版社，林明权数字控制系统设计范例电子工业出版社，等于，则计数器清零进位输出的封装如图，其中为复位接的端，接的端，接锁存器的端。

图的封装图有时钟使能的十进制计数器的工作时序仿真如图。

图的时序仿真图此程序模块实现的功能是带使能端的进制计数。

程序要求只有当使能端信号为高电平时计数器才能正常工作，每个时钟的上升沿到来时计数器加，因为这里要实现的是进制计数，所以当计数到时计数器清零，同时产生进位信号，这里的进位信号仅为个脉冲信号，旦计数从变为，脉冲信号立即变为低电平。

同时该计数器也应带有清零信号，旦清零信号为高电平，计数器立即清零。

显示模块显示模块设计有段码和位码之分，所谓段码就是让显示出八位数据，般情况下要通过个译码电路，将输入的位进制数转换为与显示对应的位段码。

位码也就是的显示使能端，对于共阳级的而言，低电平使能，在本设计中设计了个位的循环计数器，将计数结果输入到译码器，译码结果输出即可依次使能每个。

例如要让个同时工作显示数据，就是要不停的循环扫描每个，并在使能每个的同时，输入所需显示的数据对应的位段码。

虽然个是依次显示，但是受视觉分辨率的影响，看到的现象是个同时工作。

模块的顶层图如下所示。

计数产生动态扫描信号位码，译码模块用于查表产生段码输出。

显示模块源程序如下切断此要进行修正和数的条件为图和数大于的卡诺图由此得到具有修正电路的位码加法电路如图所示图位码加法器电路由此我们可以通过三个位码加法电路的级联组成个三位串行进位并行加法器，这样通过低位向高位产生进位进行十进制的加法运