【毕业设计】基于Virtex5的USB模块设计㊣精品文档值得下载

公司年推出的全球首款系列芯片，采用三栅极氧化层工艺技术制造，可提供多达，个逻辑单元，个引脚个低功耗收发器以及内置处理器端点与以太网模块，具体配置因器件而异。

系列采用第二代高级芯片组合模块列式架构，包含个截然不同的平台，是系列中选择最为丰富的系列每个平台都拥有独特特性，以满足诸多高级逻辑设计的需求由于其强大的功能和接口特性，而且具有跨平台兼容性，及器件使用可调稳压器，可以在相同封装内实现引脚兼容。

芯片是该系列下的款芯片。

该芯片的可配置逻辑块包以及有个，的阵列以及的最大分布式芯片含有个，最大的，个，有个支持的端点模块，个以太网，个，个用户。

公司在芯片基础上，集成了诸如以太网，存储阵列，等功能模块，构成了个完善的可以使用的的数字集成开发平台。

开发系统功能如图图系统功能图开发板和的工具都兼容，为开发节省设计成本。

开发板上集成了公司的系统，该系统能够提供编程实时电源监控自动开发板测试虚拟功能。

为了和的工具兼容，开发板上集成了基于编程电缆的接口。

开发板还集成位数据位宽的，可配置的时钟模块，视频接口，声卡系统，模块。

研究现状开发板是在核心芯片的基础上，集成外部功能模块，构成的个完整的系统。

目前有许多基于不同核心芯片，比如开发板，其核心器件为系列的开发板上还有接口，接口，以太网接口，能够实现程序开发程序开发结合制作。

公司的开发板的核心器件则是系列的芯片，支持和接口。

开发平台的比起其它的开发板来说具有更主流性和兼容性，在技术方面有对技术的支持，内存空间能够达到，存储空间也能，而开发板则是的芯片的芯片。

芯片是基于工艺的，不具备非易失特性，因此芯片每次上电后，都需要从外部导入配置比特流文件。

配置模块可以通过主模式从模式以及下载模式进行比特流文件下载配置模式归属于从模式。

此外，目前还有基于的成熟的可重构逻辑技术解决方案。

是通用串行总线的英文简写，模块能够提供高速数据交换。

目前很多公司做出了自己的模块，比如模块模块模块模块等。

不同模块提供的数据交换速率不样，通信的数据通道位数也不样能提供为数据通道，而能提供位的数据通道。

是非易失型存储设备，目前主要由闪存和闪存两类输出传输般都是并行进行。

包括等公司都有大容量的芯片，其位宽般是位。

，双倍数据传输速率。

现在模块设计，会利用内部终结电阻来简化数据选通总线总线设计同时利用能降低多重反射，提高信号完整性并增加时序余量。

时钟模块对于个系统来说，仅提供个时钟信号已经不能满足系统的需要，多样的高稳定性的用户可以自定义的时钟策略成为大多数时钟模块的主流方案。

大多时钟模块的设计都会在个标准时钟信号的基础上，通过等电路，进行降频或者倍频处理，产生需要的时钟信号。

论文工作论文作者在毕业设计期间对开发板的模块，模块，模块，模块，和四种模块的设计原理分析，给出各芯片和的电路连接头。

完成的主要工作下学习系列的相关概念和知识，着重关注发长度个或者个晶片上终端带的串行存在检测芯片内部模块结构图图芯片内部结构图模块的逻辑连接图图模块原理图时钟模块时钟模块原理时钟模块需要提供几个可用的时钟资源，包括个的晶体振荡器，个可供用户提供的半尺寸振荡器插槽和可编程时钟发生模块产生的两个高速高稳定性的差分时钟资源。

这个时钟发生器在制造时就编程到产生了系统需要的几个时钟，包括提供给的时钟，的时钟，电路的时钟和里用户芯片需要的两个差分时钟和。

时钟发生器芯片是使用来编程，从而配置用户时钟。

时钟模块的结构框图时钟模块图时钟模块的逻辑连接图表时钟模块的外部信号说明信号名称信号流向宽度信号描述输出差分的时钟信号输出差分的时钟信号输出模块的时钟输入输出模块的输入输出模块的时钟输入输入模式下的模式选择线输入模式下的时钟信号输入模式下的数据输入输出模式下的数据输出表时钟信号的内部信号说明信号名称宽度信号流向信号描述时钟芯片参考晶振输入晶振参考晶振反馈流向芯片时钟输出流向芯片用户提供振荡器插槽时钟时钟模块实现时钟模块主要为个功能模块提供时钟信号，并且能够实现用户自主配置时钟功能。

时钟模块的硬件实现方案是采用芯片。

是个旨在为高性能数据通信，电信，消费，网络应用程序提供可编程时钟发生器的芯片。

芯片内部有个的可编程的，允许个独特的非整数的相关频率。

时钟都是由个单的参考时钟产生。

可以通过使用或者接口进行编程。

当编程接口是在正常运行或者处于状态时，编程接口使芯片能够被编程。

内部的允许用户保存和恢复设备的配置，而无需重新上电配置。

边界扫描也在其中得到运用。

芯片的内部模块结构如下图图芯片内部模块结构图表信号功能定义表引脚名称引脚标号信号描述输入时钟地线时钟信号选择启用或者禁用芯片输出或电源模拟电压提供输出缓冲器电源提供模块的逻辑连接图图模块逻辑连接图芯片的电路图中，标准的时钟信号是个的晶体振荡器，通过芯片内部的运算处理，会在端输出网卡所需的时钟，引脚处输出的视频模块时钟，引脚输出的的时钟。

芯片可以采用两个时钟输入，标准时钟已经由晶振提供，时钟没有应用，故引脚接地。

芯片通过引脚来选择哪个时钟作为芯片的初始时钟，将该引脚接地处理，所以芯片会将晶振时钟作为初始时钟。

引脚可以用来频率控制或者的信号。

芯片的用户编程功能是根据电平来决定的。

该引脚高电平时，芯片会采用总线数据来配置用户时钟，低电平时则会采用方式来配置用户时钟。

芯片的，将分别与接口相连接总线的，则是将，引脚复用作为其数据传输线和时钟线。

芯片的电压连接都是。

小结本章节介绍了模块的工作原理，介绍了模块在差分时钟下如何读写数据模块的两种不同数据读取方式模块的逻辑连接图时钟模块的工作原理和通过接口用具进行自定义时钟配置策略。

第五章全文总结论文作者在毕业设计期间对开发板的下载模块，模块，模块，模块，和四种模块的设计原理分析，给出各芯片和的电路连接头。

完成的主要工作下学习系列的相关概念和知识，着重关注芯片的特性。

分析开发板的技术手册。

重点分析下载配置模块，模块，模块，模块，时钟模块。

对各模块进行顶层的功能描述和模块的信号功能定义。

具体分析所负责模块的硬件是方法，芯片的工作方式，电路连接图论文中论述了开发板设计流程中从模块原理设计到模块的硬件实现的原理，但是对于原理图的设计没有采用标准的制图软件，无法进行下步的布局布线转换到版图的流程。

致谢值此论文完成之际，首先向在毕业设计完成过程中，对我们认真指导的老师表示感谢，正是老师大约两个星期次的毕业设计汇报让我们在完成毕设的路上始终有人指导，有人鞭策，才让我们的毕设得以顺利完成，在此，对老师在此表示衷心地感谢，韩老师辛苦了。

其次我要感谢我毕设过程中和我组的同学，同学聪明理解能力强很好的组织表达能力给我在毕设完成过程中留下了深刻印象，也在论文完成过程中给了我很多好的建议。

另外，我还要感谢平时实验室的老师和老师每天给我们提供的实验室，还要感谢那些起做毕设的同学，大家起讨论然后给了自己毕设很多有益的修改建议，谢谢你们。

最后，我真诚地感谢在我成长的道路上给予过我帮助关心的所有亲人老师和朋友，谢谢大家，参考文献宪元钱伟康编著嵌入式系统设计北京电子工业出版社，孙航于连峰等编著可编程逻辑器件应用与系统设计北京电子工业出版社，夏宇闻编著数字系统设计教程北京北京航空航天大学出版社，潘松黄继业编著技术实用教程第二版北京科学出版社，于英民于佳编著计算机接口技术第三版北京电子工业出版社，田耕耘徐文波编著开发实用教程北京清华大学出版社，公司编著公司，公司编著公司，公司编著公司，公司编著公司，公司编著公司，公司编著公司，公司编著公司，公司编著公司，公司编著公司，杨书涛接口技术与应用研究济南山东大学，张永志内存控制器的设计合肥合肥工业大学，陈良明基于的存储器接口设计上海上海交通大学，毕业设计小结本科毕业设计是本科生对整个学习阶段的总结，是将四年来所学知识和方法与实际工作相结合的次实践，是对自己能力的检验和提升，是所有本科生以后进行工作或科研的有力铺垫。

对此个重要的阶段，我们每个本科生都应尽自己的最大努力认真对待。

本次毕业设计的任务是对开发系统的部分模块进行原理分析和模块的功能信号定义，确定模块的硬件实现方法，画出芯片的逻辑连接图。

主要完成的工作有了解相关知识和配置技术认真学习公司提供的技术文档，了解各模块的功能，分析模块信号的功能定义，绘制出模块原理图确定模块的硬件实现方法，介绍芯片的特性和引脚，画出芯片的逻辑连接图。

最后在完成这些工作的基础上，撰写出毕业论文。

在此期间，我对数字电路的自顶向下的设计方法和流程有了更深的理解和体会，对模块的硬件实现有了实践经验，同时也学会等工程制图软件。

在本次毕业设计的过程中，我的指导老师副教授给予了我无私的帮助和鼓励。

他们对待科研的严谨态度和负责任的精神，是我以后学习和奋斗的目标。

在我的论文完成之际，我对他们对我的帮助表示深深的感谢，祝愿他们在以后的工作和生活中，帆风顺。

毕业任务书题目基于的模块设计二研究主要内容基于的原理，完成模块，模块，模块，时钟模块的设计方案，实现相关原理图和图的设计。

三主要技术指标模块支持和模块容量的，位数据带宽。

模块容量。

模块时钟信号，时钟信号，时钟信号，的高速高性能差分时钟信号。