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解码器的实现 记两路信号的码后，即两个位和分别形成了广泛的信号 序列整改积极和消极的信号。
和都为，表示被转换的码分别 为和。
记码序列后，作为个位代码进行广泛的信号代表和 值时，分别为，和表示。
记序列码有的位置用符号表示， 表示在码为的位置有存在。
用位宽度的符号表示解码的 结果，用两位宽度的符号来表示到目前为止被处理的最后的那个非 码。
当为的时候，表示没有非的码被处理。
当为的时候， 的值和分别表示正极性和负极性。
当被转换的非码的极性和被 处理的最后个非码的记性不相同的时候，会被逆转。
两个技术最大值分 别为和的计数器，被用来记相邻的序列和相邻的非码的个数，这些相邻 的序列和相邻的非码的极性和在码中的极性分别是相同的。
当被转 换的码是的时候，会被加或者被另所替换当是或者被非码所替换 的时候，会被清零。
当被转换的码的极性或被修改后与被处理的最后个非 码相同，并且当它的极性或被修改后与最后个被处理的代码不同的时候， 会被设置为。
当被转换的代码是或者被所替换的时候，它会保持不变。
四 个位宽度的变种，即被用来存储最新被编译的码的结 果。
ṛ和，在被解码之前都会被先前的值所取代。
而则会被码 的最新的解码结果所取代。
个位宽度的变种同样也被用到解码器的实现， 这种解码器是用来表示代码的解码结果已经产生了，因此，当它 的值为的时候解码器应该输出，而不是先前存储在中的结果。
纠正和解码过程如下，当码要转换为非零，首先要看是否有非零的 代码已被处理过。
如果不是这样，那么就没有，将其直接转换为。
否则继 续判断它的极性是否与处理过的非代码是相同的。
如果不是这样，那么就没有 ，将其直接转换为。
否则继续判断是否最后处理的两个非代码极性是相 同的，如果是这样，那么就必须有个，因为有三个相邻非代码有相同的 极性。
继续判断最后个被处理过的非代码和个将要被转换代码之间的 的个数是否小于，如果是这样的话，那就用将其替代，并将其转换为，否 则把它将转换为，并且用与其原极性相反的极性替代。
如果被处理过的非代 码的个数小于，或者最后两个被处理过的非代码的极性是不相同的，则继续 判断最后被处理的非代码的的个数是不是大于。
如果是这样，那么就没有 ，个的码序列将被产生，把非的码转换为，并 设置为，表示该解码器应输出，而不是之前存储于中的值。
否则必须有 个，它被所替换，并将其转换为。
当要转换的码是，首先 判断是否最后三个被处理过的代码全部都是序列。
如果不是这样，有没有， 将其转换为个，否则必须有个，继续判断是否还有非的码已 被处理。
如果不是这样，那么用取代它，即，将其转换为。
否则继续判 断是否处理的非代码的个数不少于并且最后两个代码的极性是否相同。
如果 是的话，用个极性与之相反的非代码取代要转换的代码，并且把它转换成 个，否则，使其极性与最后个非代码极性相同，并且把它转换成个， 与此同时把设置成。
系统的仿真 码编码器和解码器的代码是按照的语言集成开 发平台上所描述的原则写入的，然后编译，合成和模拟。
综合报告表明，该 码的编码器和解码器的实现，只用了和个逻辑元件，分别显示了它们的结 构非常简单。
编码器的仿真 仿真波形如图所示，从图中我们可以清楚地看到，当码序列码 被输入后，编码器在五个时钟周期的延迟之后输出个 的编码结果，即输入序列被转换为 ，这也正遵循编码规则。
解码器的仿真 该解码器是模拟波形图所示，图和图所示。
从图中我们可以看到， 当输入码是个序列即和 都为，解码器用的序列取代了它，即 ，作为输出代码，表明与先前所描述 的校正原则是致的，并且把它转换为所示的序列 。
这些的位置是通过与在同时间输出的信号显示的。
和的输出延时分别为个始终周期和个时钟周期。
从图我们可以看到，当输入是个的序列，即 是，同时是，即根据将序列 转换成序列的原则，解码器将用个 的序列来取代它。
从图中我们可以看到， 的当输入是正确的码序列时，解码器的 输出的是并且是，所有这些地点是完全正确的。
当个应被插入的时候，个是否应被插入的决定入也同样被作出， 这个决定的做出是根据两个相邻的之间和个代码和它之前的第个非 的代码之间的极性关系所做出的，所以整个系统可以用个模块实现。
因此，系统复杂性大大降低，而延迟性能得到改善。
考虑到序列码转换成 序列码并在被传输之前的众多特性中的个，即它的序列中含有很多的 ，个纠正原则被提了出来，这个原则就是最大限度地在解码的结果中包含 的数目，当发生时，它的解码器根据这原则首先进行纠正。
这些的地 点，显示在相应的被修改的代码序列中，因此系统的可靠性得到提高。
结论 该技术通过在线可编程大大提高了的整合与稳定能力，并且为功能拓 展和维修保养带来了方便。
参考文献 ， ， ，， ， ， ， ， ， ， ， ，
【17页】【毕业设计】基于FPGA的解码器的设计的英文原文及翻译在线文档
