1、 根据系统设计要求需要实现个位十进制数字频率计其原理框 图如图所示。主要由脉冲发生器电路测频控制信号发生器电路待测 信号计数模块电路锁存器七段译码驱动电路及扫描显示电路等模块组 成。 图数字频率计组成原理框图 由于是位十进制数字频率计所以计数器需用个段显示译 码器也需。
2、计数并保持所计的数。在停止计数期间锁存信号的上跳沿 将计数器在前秒钟的计数值锁存进位锁存器由段译码器译出 并稳定显示。设置锁存器的好处是显示的数据稳定不会由于周期性的 脉冲发 生器 待测信号计数电路 锁存与译 码显示驱 动电路 测频控制信 号发生电路 数码显示 标准时钟 待测信号 扫描控制 清零信号。
3、示输入端。译码电路模块中单 个译码器符号及端口功能如图所示 图段译码显示模块顶层图 其程序清单如下 扫描电路模块 由于本次硬件下载中所使用的试验箱只支持位七段数码显 示所以在最后显示部分需要设计扫描电路使得位数字同时显。
4、用个。频率测量的基本原理是计算每秒钟内待测信号的脉冲个 数。为此测频控制信号发生器应设置个控制信号时钟 个计数使能信号输出端个与输出信号反向的锁存输出信号 和清零输出信号。若的输入频率为则输出信号端输出 个脉宽恰好为秒的周期信号可以作为闸门信号用。由它对频率计的 每个计数器的使能端进行同步控制。当高电平时允许计数低电平时 停。
5、中为计数选通控制信号 为计数器清零信号。在计数器清零信号清零后当计数选通控制信 号有效时开始对待测信号进行计数。如果计数选通控制信号的 宽度为那么计数结果就为待测信号的频率如果计数选通控制信号 的宽度为那么待测信号的频率等于计数结果的倍。 该模块将对输入信号进行十进制计数。它虽然由多个十进制计数器组 成但采用后设计时只要先制。
6、零信号这种信号可对 计数器清零。计数器清零结束后又可重新计数计数进入第二个周期。不 难看出控制电路模块实际上就是个控制器它需要个周期为的信 号作为产生并控制控制器输出的时基信号。控制电路模块中控制器及 端口如图所示 图测频时序控制模块顶层图 其程序清单如下 。
7、零并重新计数。计数电路模块中的 单个计数器符号及端口功能如图所示 图待测信号脉冲计数模块顶层图 其程序清单如下 译码电路模块 该模块可对表示转换后的十进制数的位进制代码进行编码此模 块可直接。
8、 测频时序控制电路 为实现系统功能控制电路模块需输出三个信号是控制计数器允 许对被测信号计数的信号二是将前秒计数器的计数值存入锁存的锁 存信号三是为下个周期计数做准备的计数器清零信号。上述 三个信号产生的顺序是先提供计数信号这种信号使计数器在提供锁 存信号这种信号对计数值进行锁存最后是发出清。
9、作个单个的十进制计数器然后再 将多个结构相同的单个十进制计数器在内部进行连接就可组合成为 个完整的计数电路模块。为实现系统功能十进制计数器需要设置三个 输入端即被测信号输入端计数器状态清零端和计数器工作使能 端。需要设置四个输出端即和并由 这四个输出端输出四位码来表示十进制数。需要说明上述十进制计 数器都是满进且进位时计数器。
10、示出来。 四个数码管分别由选通信号来选择。被选通的数码管显示数据。 其中为扫描时钟为段控制信号由高位至低位分别接 七个段是位选控制信号。程序中是个计数 器作为扫描计数信号由进程生成进程是段译码查表输出 程序。其模块顶层原理图如图所示 图扫描显示模块顶层原理图 其程序清单如下 系统设计方。
11、连接数码管驱动器从而驱动数码管显示出相应阿拉伯数字等 字符。与上述电路模块设计样它也只需要先设计个单个的译码器 然后通过连接组合就可构成系统的译码电路模块从而实现系统的译码功 能。为实现系统的功能单个译码器需要设置个数据输入端即 和并由这些端口输入锁存电路模块输出的位进制 数据。需要设置个输出端即 和它们分别连接段数码管的个。
12、而不断闪烁。锁存信号之后清零信号对计数器进行清零 为下秒钟的计数操作作准备。 二单元电路设计 时基产生与测频时序控制电路模块 时基产生与测频时序控制电路主要产生计数允许信号清零信号 和锁存信号。 时基产生电路 图时基产生模块顶层图 其程序清单如下 。
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简易数字频率计设计报告