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输入自动排序功能支持通道独立循环自动转换,每次转换的通道可用软件编程选择排序器可以工作在两个独立的通道排序器模式,也可以工作在通道级联模式个结果寄存器存放的转换结果,转换后的数字量表示为届测控技术与仪器专业毕业设计论文输入模拟量数字值有多个触发源启动转换软件立即启动事件管理器在中有多个事件源可启动转换事件管理器在中有多个事件源可启动转换外部引脚灵活的中断控制,允许每个或每隔个序列转换结束产生中断请求排序器可以工作在启动停止模式,允许多个排序触发同步转换和可以独立触发,工作在双触发模式采样保持采集时间窗口有独立的预定标控制。
事件管理器模块事件管理器模块提供了强大的控制功能,特别适合运动控制和电机控制等领域。
数字信号处理器有两个事件管理器模块,每个事件管理器包括通用定时器比较器单元捕获单元以及正交编码脉冲电路。
事件管理器的功能框图如图所示。
的每个事件管理器有两个通用定时器,为事件管理器的定时器,为事件管理器的定时器。
这些定时器可用于产生采样周期,或作为全比较单元产生输出以及软件定时的时基。
通用定时器有四种可选择的操作模式停止保持模式连续增计数模式定向增减计数模式和连续增减计数模式。
每个通用定时器都有个相关的比较寄存器和个输出引脚。
每个通用定时器都可以独立地用于提供个输出通道,可产生非对称或对称波形,因此,四个通用定时器届测控技术与仪器专业毕业设计论文最多可提供路输出。
在模块中有个全比较单元和,在模块中有个全比较单元和,每个比较单元各有个位的比较寄存器,各有两个输出引脚,可产生路输出信号控制功率器件,其输出引脚极性由控制寄存器的控制位来决定,根据需要选择高电平或低电平作为开通信号。
通过设置定时器为不同工作方式,可选择输出对称波形非对称波形或空间矢量波形。
其中,死区控制单元用来产生可编程的软件死区,使得受每个全比较单元的两路输出控制的功率器件的关断开启周期间没有重叠。
在检测电网谐波电流时,变流器部分需要用到波形。
芯片中的信号可以利用全比较单元死区单元和定时器共同确定。
定时器在实际应用中,可以作为独立的时间基准,也可以为全比较单元,以及相应的电路产生比较输出的操作提供时间基准。
要产生对称或不对称波形输出时,定时器必须工作于连续递增计数模式或连续递增递减模式。
定时器和周期寄存器是双缓冲的,在个周期中的任意时刻,可以向这些寄存器中的任何个写入个新值,这个新值并不进入寄存器,而是写入相应的响应寄存器。
仅当个特定定时器事件发生时,响应寄存器内容才载入工作寄存器。
这种双缓冲的特点允许应用代码在个周期内的任意时刻更新比较周期寄存器。
这样就改变了下个周期中的定时器周期和脉冲的宽度。
在发生的情况下,这种定时器周期值的现场改变,就意味着载波频率的现场变化。
届测控技术与仪器专业毕业设计论文图事件管理器功能框图全比较单元和相应的电路的时间基准由定时器提供,每个比较单元可以单独设置为模式,这种模式下,届测控技术与仪器专业毕业设计论文全比较单元要受死区单元和空间向量逻辑支配。
任何电力电子开关都有定的开通和关断时间,在桥式逆变系统中,同桥臂上的两个开关器件工作为互补状态,由于般开关器件的开通时间小于关断时间,因此,如果将互补的控制信号加到同桥臂两个开关器件的控制极上,这两个开关器件将发生直通短路,所以目前的逆变技术广泛采用时间延迟的控制技术,即将理想的控制信号上升沿和下降沿延迟段时间,称为死区时间。
提供了个可编程死区单元,对于来自全比较单元和的信号,它用个死区的时间间隔将其转换边沿分开。
设置的死区单元保证了开关器件安全可靠。
要产生个信号,需要有个合适的定时器来重复产生个与周期相同的计数周期,比较寄存器保存着调制值。
比较寄存器的值不断与定时寄存器计数器的值比较,当两个值匹配时,在相应的输出上就会产生个转换从低到高或从高到低。
当两个值之间的第二个匹配产生或个定时器周期结束,相应的输出就会产生又个转换从高到低或从低到高。
通过这种方法,所产生的输出脉冲开关时间就会与比较寄存器的值成比例。
但每次比较寄存器中的调制值是不同的,这样在相应的输出中就会产生个信号。
该信号正是中变流器各开关器件的门极触发所需要的。
本课题采用的是系列。
其特点如下通过口实现的。
内置边界扫描测试电路。
改进的特性改进的算法可实现快速编程。
为可保证复杂的编程。
届测控技术与仪器专业毕业设计论文引脚的上拉电阻保证在县编程。
引脚于器件兼容。
高密度的范围为个用门。
引脚的引脚间的逻辑延迟为,计数器工作频率高达。
多电压接口使器件核心工作在电压下,而引脚可与﹑及逻辑电平兼容。
引脚范围为。
可编程内部连接阵列的连续布线结构具有快速可预测延时的性能。
遵守规定。
总线友好结构包括可编程摆率控制。
集电极开路输出可选择。
可编程宏单元触发器具有专用的清除置位时钟和时钟使能控制。
可编程功率节省模式可使每个宏单元的功耗降低到以下。
可配置的扩展乘积项分配,允许每个宏单元配置多达个乘积项。
可编程保密位。
改进结构特性包括个有引脚或逻辑驱动的输出使能信号。
个可选为反相工作的全局时钟信号。
改进的互连资源有利于改善布线性能。
从引脚到宏单元寄存器的专用通道,提供了快速的输入建立时间。
可编程输出摆率控制。
支持第三方的工具的附加设计输入和仿真。
逻辑阵列完成地址译码逻辑变量组合等。
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下图为通讯口的原理图。
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下图为键盘与液晶显示接口原理图。
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