1、该文档不包含其他附件(如表格、图纸)，本站只保证下载后内容跟在线阅读一样，不确保内容完整性，请务必认真阅读。
2、有的文档阅读时显示本站（www.woc88.com）水印的，下载后是没有本站水印的（仅在线阅读显示），请放心下载。
3、除PDF格式下载后需转换成word才能编辑，其他下载后均可以随意编辑、修改、打印。
4、有的标题标有”最新”、多篇，实质内容并不相符，下载内容以在线阅读为准，请认真阅读全文再下载。
5、该文档为会员上传，下载所得收益全部归上传者所有，若您对文档版权有异议，可联系客服认领，既往收入全部归您。
并通过江苏科技大学本科毕业设计论文编程器连接电脑，然后利用编辑窗口下载电路程序。
单击右侧按钮选择编程器模式，之后单击下方的按钮扫描核心板，若连接成功，则处会显示核心板的芯片型号，最后单击下方按钮选中文件，点击左侧下载标志进行下载。
当文件下载完成后，核心板已可以实现调试电路的功能。
然后点击按钮对该调试电路进行硬件仿真，仿真波形如图所示，从该仿真波形可以看出该调试电路能准确有效的生成两个异步时钟信号和宽度为的伪随机数据队列，其硬件仿真结果同样达到设计要求。
图调试电路硬件仿真波形异步电路硬件仿真由上小节设计的调试电路的时序仿真和硬件仿真结果可以看出，调试电路能产生两个异步时钟信号和深度为的数据队列，完全达到了设计要求，能对该异步硬件电路的功能进行测试。
根据调试电路的引脚分配情况，通过杜邦线将调试电路和异步硬件电路连接在起后组成的异步功能测试电路实物如图所示，其中上面的核心板和外设电路板起组成异步硬件电路，下面的核心板为调试电路板。
现通过软件中的嵌入式逻辑分析仪对异步功能测试电路进行硬件仿真，通过仿真结果测试异步电路的各部分功能，判断其是否达到预期设计要求。
异步功能测试电路的硬件仿真方法与小节调试电路的硬件仿真相似。
江苏科技大学本科毕业设计论文图异步功能测试电路复位功能硬件仿真与测试对于复位功能的硬件仿真测试波形如图所示。
从图中可以看出，当复位键按下后，复位端显示为，系统复位，即使此时读写使能处于有效状态，数据输出始终不变，异步处于读空状态。
该仿真波形表明所设计的异步硬件电路的复位键能控制系统的全局操作，复位功能达到了预期的设计要求。
图复位功能硬件仿真测试波形江苏科技大学本科毕业设计论文写操作功能硬件仿真与测试对于写操作功能的硬件仿真测试波形如图所示。
从图中可以看出，将号拨码开关置，号拨码开关置，即写使能置位，读使能复位，经过段时间后，数据始终无输出，读空标志始终为，写满标志始终为，这表明异步电路始终处于写满状态。
该仿真波形表明写使能端控制系统只进行写操作写入数据，由于不进行读操作，段时间后双端口存储器存储单元会始终处于写满状态，这表明所设计的异步硬件电路的写操作功能达到了预期的设计要求。
图写操作功能硬件仿真测试波形读操作功能硬件仿真与测试对于读操作功能的硬件仿真测试波形如图所示。
从图中可以看出，将号拨码开关置，号拨码开关置，即写使能复位，读使能置位，经过段时间后，数据始终无输出，写满标志始终为，读空标志始终为，这表明异步电路始终处于读空状态。
该仿真波形表明读使能端控制系统只进行读操作读取数据，由于不进行写操作，段时间后双端口存储器存储单元会始终处于读空状态，这表明所设计的异步硬件电路的读操作功能达到了预期设计要求。
图读操作功能硬件仿真测试波形江苏科技大学本科毕业设计论文异步硬件电路整体功能软硬件仿真与测试对于异步硬件电路整体功能的硬件仿真测试波形如图和图所示，其中图的输入的读时钟频率为，写时钟频率为，图的输入的写时钟频率为，读时钟频率为。
对于图，将号拨码开关置，号拨码开关置，即读写使能均置位，复位键不按下。
段时间后异步电路间歇性处于读空状态，但始终不处于写满状态，输出数据队列与输入数据队列相同，但会有定的延时。
这表明系统能同时进行读写操作，但由于读操作速度快于写操作，所以异步只会处于读空状态，而不会进入写满状态。
另外，输出数据队列与输入数据队列相同，也表明该异步硬件电路实现了先入先出的功能，输入输出队列之间的延时是由同步电路和程序的运行时间造成的。
同样对于图，将号拨码开关置，号拨码开关置，复位键不按下。
段时间后异步电路间歇性处于写满状态，但始终不处于读空状态，输出数据队列与输入数据队列相同，但会有定的延时。
和图相似，这同样表明系统能同时进行读写操作，由于写操作速度快于读操作，异步只会处于写满状态，而不会进入读空状态。
输出数据队列与输入数据队列相同，同样说明该异步硬件电路实现了先入先出的功能，队列之间的延时依然是由同步电路和程序的运行时间造成的。
图和图的硬件仿真波形表明所设计的异步硬件电路的整体功能达到了预期的设计要求。
图异步系统硬件仿真测试波形图异步系统硬件仿真测试波形江苏科技大学本科毕业设计论文硬件仿真结果总结从上述硬件仿真测试结果可以看出，该异步电路在硬件实物设计方面也能满足所有的设计要求。
该异步电路可以实现任意两个异步读写时钟输入，通过外部读写使能控制系统内部读写操作，并能快速准确的判定存储器的空满状态，实现宽度为的数据队列在两个独立的异步时钟域之间进行先进先出的数据传输。
综合时序仿真和硬件仿真结果可以证实本课题所设计的异步电路能满足设计要求，达到实验目的。
撤除测试电路核心板，并使用工具，通过接口将设计电路江苏科技大学本科毕业设计论文同步模块的设计程序江苏科技大学本科毕业设计论文格雷码∕自然码转换模块的设计程序江苏科技大学本科毕业设计论文读空状态判定的设计程序江苏科技大学本科毕业设计论文写满状态判定的设计程序伪随机数据队列产生模块的设计程序江苏科技大学本科毕业设计论文
基于FPGA的异步FIFO设计毕业设计论文
