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基于Verilog的数字频率计的设计 基于Verilog的数字频率计的设计

格式:word 上传:2022-06-25 16:14:26

《基于Verilog的数字频率计的设计》修改意见稿

1、“.....则计数为个也可能这两个脉冲都没有进入主门,则只能计得个数。由此可知,最大计数误差为个数。所以考虑到公式,可写成式中为闸门时间,为被测频率。由公式可知,不管计数值多少,其最大误差总是个计数单位,故称个字误差。而且定时,增大闸门时间。可减少误差对测频误差影响。标准频率误差闸门时间准不准,主要取决于有石英振荡器提供的标准频率的准确度......”

2、“.....分频系数为,则而所以可见,闸门时间的准确度在数值上等于标准频率的准确度。由以上公式可知当输入频率值为时,输出频率值为,误差为当输入频率值为时,输出频率值为,其误差为其余的相对误差计算方法样,分析结果可见,误差都在左右,这个数很小,因此在般精度的系统中,就可以应用该频率计来计数或测频。十实验结论通过综合,仿真,最终在上实现了频率计数器的设计,其误差在左右......”

3、“.....并且会变亮表示计数器已经溢出。十二总结及心得体会通过频率计的设计试验,对频率计有了更深的认识,尤其是对频率计的工作原理以及各功能模块的实现有深入了解。此外,还熟悉了软件的用法和的编程环境,通过本次的设计培养自己的实验动手能力。,,,,,,,,计数器器,,,,,,,,,,,,,,译码显示顶层电路图生成的各个模块按要求连线,形成顶层原理图......”

4、“.....引脚分配完毕后双击对所有程序进行综合,改正综合过程中提示的和警告,然后运行把程序下载到电路板上。结果测试在成功下载并运行后,评估该设计系统的实际测量效果,作对比试验,选用频率可调的函数发生器生成测试信号。当闸门时间为时,测得结果如下序号输入输出溢出十误差分析由上表可以看出实验测量中存在误差,误差方面来源于闸门时间,另方面来源于计数器计得的数。由计数器频率计算公式以及误差合成方法可得其中......”

5、“.....而第二项是闸门时间的相对误差,这项误差决定于石英振荡器所提供的标准频率的准确度。误差在测频时,主门的开启时刻与计数脉冲之间的时间关系是不相关的,所以它们在时间轴上的相对位置是随机的。这样,在相同的主门开启时间内,计数器所计得的数却不定相同,当主门开启时间接近甚至等于被测信号周期的整数倍时,此项的误差最大,如下图趋近于趋近于若主门开启时刻为,而第个计数脉冲出现在......”

6、“.....这时仿真图仿真模块三,计数器程序锁存器。位选自加,将数据依次译码仿真图模块仿真图四,锁存以及译码扫描显示程序,这是个初学者最常见的问题。其实两种语言的差别并不大,他们的描述能力也是类似的。掌握其中种语言以后,可以通过短期的学习,较快的学会另种语言。选择何种语言主要还是看周围人群的使用习惯,这样可以方便日后的学习交流。当然,如果您是专用集成电路设计人员,则必须首先掌握,因为在设计领域......”

7、“.....对于设计者而言,两种语言可以自由选择。八实验原理所谓频率,就是周期性信号在单位时间秒内变化的次数。若在定时间内计得这个周期信号变化的次数为,则其频率可表达为电子技术器可以严格按公式所表达的频率的定义进行测频,其原理方框图如图所示④图测频原理图首先,把被测信号以正弦波为例通过放大整形电路变成脉冲实际上变成方波即可其重复频率等于被测频率,然后将它加到闸门的个输入端......”

8、“.....只有在闸门开通时间内,被计数的脉冲才能通过闸门,被送到十进制电子计数器进行计数。门控信号的时间是非常准确的,以它作为时间基准,它由时基发生器提供。时基信号发生器由个高稳定的石英振荡器和系列数字分频器组成,由它输出的标准时间脉冲时标去控制门控电路形成门控信号。比如,时标信号的重复周期为,则加到闸门的门控信号作用时间及闸门时间亦准确的等于,及闸门开通时间为,这时若计得个数,则有式知,被测频率......”

9、“.....电子计数器的测频原理实质上以比较法为基础,它将和时基信号频率相比,两个频率相比的结果以数字的形式显示出来。九原理框图溢出信号时基各模块功能及实现分频模块程序放大整形被测信号闸门计数器阀门控制时基信号发生器门控电路计数器锁存器石英振荡分频器门控电路扫描显示系统七段译码管显示数据溢出指示灯,仿真图仿真模块二,门控电路和清零,锁存,阀门信号产生程序......”

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