1、“.....端为高电平。当电机转动圈，会使接收管导通次，端输出个低电平，端波形为图所示图在实际电机工作状态中，会受到各方面的干扰，波形会存在许多杂波成分，需要对波形进行处理，处理成符合记计数器所需要的矩型波。波形处理电路有个施密特触发器组成，如上图所示。当输入电压逐步升高时，致使施密特上，内部触发器发生翻转。当逐步下降时，致使。所以只要电路就稳定在高电平，这样就有效的防止了杂波的干扰，并使输出得到矩形脉冲，符合了下级计数的需求。典型的施密特其工作波形如下图所示图第四章计数电路芯片介绍是种同步加计数器，在个封装中含有两个可互换二十进制计数器，其功能引脚分别为和。管脚图如下图所示。该计数器是单路系列脉冲输入脚或脚脚或脚，路码信号输出脚脚脚脚。此外还必须掌握其控制功能，否则无法工作。其工作波形如下图所示图引脚图图波形图从应用手册中给有控制功能的真值表又称功能表，即集成块的使用条件，如表所示。从表看出，有两个时钟输入端和......”。

2、“.....信号由输入，此时端应接高电平，若用时钟下降沿触发，信号由端输入，此时端应接低电平，不仅如此，清零又称复位端也应保持低电平，只有满足了这些条件时，电路才会处于计数状态，若不满足则不工作。我们还从真值表里可以得出，利用端下降沿触发的特点组成位十进制计数器。从波形分析，当输入端的计数脉冲到第个时，电路自动复位状态。另外，该无进位功能的引脚，所以应该充分利用第或脚输出脉冲的下降沿，利用该脉冲和端相连，就可作为计数的电路进位脉冲和进位功能端来供多位数使用。计数电路设计本电路采用两个同步计数器接成串行工作方式，查数字电路产品资料后，准备采用，根据上面的分析结果，电路设计原理图如下图所示。由此可见充分利用真值表的特性，才能使用好数字电路。另外从波形参数表可查其复位端所需的清零电平宽度在时应该大于，即清零信号宽度应至少大于才能有效的将计数器清零，从测量的准确度要求来看，周期的频率，远远大于我们所测量的频率最高值......”。

3、“.....现在可以得出结果清零信号宽度应大于，以此做为时钟设计电路的参考数据。第五章锁存电路芯片介绍查阅数据集成资料并发现锁存器正适合锁存电路的要求，多在计算机电路中运用，而且容易购买，此集成为脚封装，内部有个锁存器，采用两个这样的集成便可以实现位进制的的数据传输，它以上升沿作为端即的有效触发，将个输入同时打到输出端，在输出端加有三态驱动，其内部其管脚排列如下图所示，内部构造单个触发器如图所示。从此集成参数和真值表如下表所示上看，在其脚使能端加上低电平才能有效得使输出端得到所需的数据，其他状态不传送数据，也可从上图分析此脚是控制三态门的，相当于电路的通断开关，只有接低电平，电路才能正常工作。图引脚图图内部管脚排列左图可知在满足了端低电平的条件下，只有在端的上沿到来时间才能使端有效翻转，达到我们预期设计所需要的边沿触发的要求。但从时钟的角度出发，对的边沿特性仍然有要求......”。

4、“.....否则在锁存未稳定前就将计数器清零势必造成显示的。我们从应用手册中给出的数据中可知，在端的上升沿到来时，从端输出延时有，数据和波形如下表所示时隙极限测试环境因此从端的上沿到达时既超过电压时，可以使端翻转，而且能够在至少在以内完成触发器翻转的任务，只要在此时间内计数器不清零就可以使电路正常工作，时钟设计时就可以此为依据。锁存电路设计锁存集成有电平和边沿触发之分，设计时要充分考虑进去，内部构造大都采用触发器形式，使用电平或者脉冲方式来触发。而从前面的分析看，本次设计的锁存电路必须采用边沿触发方式的集成电路来实现，因为假如采用电平方式的话，那么在秒脉冲的正半周既高电平会使锁存器直处于导通状态，不能正常显示测量值。因此采用边沿触发就可以在极短的时间内将所需要的数据进行传送，而在其它时间内处于封闭状态，其原理图如图所示......”。

5、“.....它有亮度高售价低等特点，非常适合本电路制作。数码管的外形尺寸和内部构造分别如下图和所示所示，图数码管的外形尺寸图内部构造主要参数如下静态连接。译码显示电路设计根据管脚分布和译码参数及管脚分布，电路设计如下图所示图译码显示电路原理图第七章时钟单稳态电路时钟单稳态电路设计时钟电路及波形设计根据以上各电路功能模块的需求，时钟电路总共需要产生两路输出信号，路是频率为秒的标准矩形脉冲，利用其上沿对锁存器进行锁存，另路是计数器的清零脉冲，要求脉冲宽度才可以有效得将计数器清零，频率仍然是秒。而且在锁存以后才可以对计数器进行清零，考虑到锁存在之内完成工作，所以只要电路调试得当，无须再加延时电路，而且从上面设计的方框图可知，矩形脉冲经过个单稳态电路以后才产生清零脉冲，单稳态集成也存在不可人为的延时存在，所以电路可以正常工作。时钟产生方式很多，可以由各种门电路，环谐振电路，也可以由触发器集成构成，谐振可以是电容，晶体......”。

6、“.....综合条件，采用集成加晶振，晶振采用平常较为多见的时钟晶振，谐振频率为。查阅数据集成资料，发现符合各方面的要求，它内部含有级的二进制串行计数器，可以进行分频，谐振频率经过内部级计数器分频后可以得到的精确频率。现在所需要的秒的时钟，因此的脉冲需在经过个二分频电路就可以输出准确秒脉冲。的应用接线图如图所示图的应用接线图和脚内部电路和外围组成典型的石英晶体门振荡电路，产生的频率信号进入级计数器后，在脚输出的频率方波。和做频率微调，输出频率主要取决石英晶体。对于的方波仍然无法让电路正常工作，需要进行分频才能产生秒的时钟，因此本电路设计个触发器进行分频，分频后的方波可以直接用来控制锁存电路的工作。本电路采用作为分频的器件，其管脚分布图如图，各引脚构造图如图所示图管脚分布图图引脚构造图从上面两图可知，内部含有两套相同的触发器，和为输出端，脚为前级时钟输入，和脚分别是更新和复位脚，本电路要将其接低电平，和脚为端，需接高电平......”。

7、“.....单稳态设计从第脚输出的方波仍然无法进行正常清零的工作，此脚需要接单稳态处理后才能进行清零。从前面的设计需求出发，单稳态电路输出的波形宽度至少要达到才能正常清零。查询有关集成库发现是种双可重触发单稳态器件，它的管脚构造分别如下图所示，其真值表如表所示图芯片图图管脚构造图图内部构造图表真值表有上图可知，里同样有两组单稳态电路，和是微分定时输入，脚是使能端，和组成与门电路，脚与脚反相，因为此电路只需要只脚输入端，我们使用脚同相端输入，将脚接高电平即可。和是输出端。根据真值表，需要将第脚即脚接高电平，电路接线如下图所示图单稳态电路接线图图中和组成微分定时，单稳态输出波形宽度为，本电路由和组成，输出宽度为标准值,远远满足计数器所需要的的时间宽度。信号从脚输入，方波从第脚输出至计数器清零端。根据以上分析画出时钟电路总接线图......”。

8、“.....力求次成功。但在制作调试过程中，仍有许多同学遇到很大的困难。调试过程中遇到的问题及解决方法主要有下几点数码显示测量电压发现数码段显示，比如目标显示，而实际显示，分别测量数码管的端和端，发现管脚在制作印刷电路板脚和脚换位，以至产生此，互换后正常。数码显示高低位数这是在设计初期没有想到的问题，布线后出来应该是反面辅铜板的线路，在制作时就非常注意这个问题。但是数码管排列成字形后，没有考虑到高位在左边，低位在右边的问题，所以造成观察数据要倒着看。若直接改变译码器到数码管之间的引线，势必回造成大面积改线，于是从计数器如手，将计数器的引线重新更改，信号计数脉冲从原先的高位引入，其它依次向后推。改后显示正常。无法更新显示也就是在脉冲的上沿到来时，锁存器没有被触发，无法传递数据。检查脚电压，发现没有秒脉冲，也就是说就没有高电平的上沿，当然锁存器也就无法得到触发脉冲。再测量脚电压，发现电压在到之间来回抖动，频率在秒左右......”。

9、“.....问题出在上，仔细检查其电路接线，发现第脚的辅铜在腐蚀时被截短，将其重接上后恢复正常。时钟电路的调试借助于频率计对进行测量，为不影响振荡工作，应该选择适当的引脚进行测量，最后选择在端或者端进行测量端标准频率为，端为。微调可变电容，使脚或脚输出接近或。各部分电路的波形图图时钟脉冲图周期脉冲图光电信号电路设计的优缺点分析本电路具有测量精度高，调试制作简单等特点，但还存在许多不足之处有待改进本电路总共使用块集成，所以存在很大的亢余度，部分集成内部只用了，造成浪费。如显示电路可以采用动态显示的方法，采用体化的集成既译码锁存计数为体的集成。对转速的测量单位为秒，因此就提供转速测量的功能来讲并不是最佳结果，应该是以分为单位。现在测量方法实现的原理是以计数测频率，若以测周的方法既测量转的周期，然后再进行数位转换便可以提供测量每分钟转速的功能......”。