16毕业论文：智力竞赛抢答器毕业设计

答题计时模块答题计时模块的任务是当主持人启动这个计时开关时开始计时，如果在规定的时间内答完题则答题有效，如果在规定的时间内没有完成，则答题无效。

计时器从规定的时间倒计时，计时为零时计时结束。

答题有无效作凭主持人来判断。

本模块由比较器和，基本触发器和三极管组成。

两个比较器的翻转分别由高电平触发和低电平触发的输入电压与比较基准电压比较决定，其输出控制触发器和放电晶体客的状态。

计时电路，这时其它开关信息的输入将被封锁。

由此可见，触发锁存电路具有时序电路的特征，是实现抢答器功能的关键。

鉴别锁存电路可以由程序来实现，以下是断鉴别锁存的程序入与非门和非门后的反馈信号仍为高电平，该信号作为锁存器使能端控制信号，使锁存器处于等待接收触发输入状态当任开关按下时，输出信号中必有路为低电平，则反馈信号变为低电平，锁存器刚刚接收到的开关被锁存的抢答信号无效。

形成第抢答信号后，用编码译码及数码显示电路显示第抢答者的组别，控制扬声器发出音响，并启动答题计时电路。

本模块采用芯片，开始，当所有开关均未按下时，锁存器输出全为高电平，经输，其目的是通过时序可以更清楚的了解程序的工作过程。

鉴别锁存模块的设计鉴别锁存模块的关键是准确判断出第抢答者并将其锁存，实现的方法可使用触发器或锁存器，在得到第信号后将输入封锁，使其它组显示主持人复位时间到抢答信号计分电路答题计时电路第信号输出第信号鉴别，锁存加分复位减分抢答器模块的设计抢答器中各个模块由实现后，利用工具对各模块进行了时序仿真各组计分动态显示的控制信号若干。

根据以上的分析，我们可将整个系统分为四个主要模块鉴别锁存模块，答题计时模块，计分电路模块，扫描显示模块。

总系统框图如所示。

图系统框图第四组第组扫描显示扬声器组别时预置数据调整按钮系统的输出信号有四个组抢答成功与否的指示灯控制信号输出口，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，组成原理因为设计的是四路抢答器，所以系统的输入信号有各组的抢答按钮，系统清零信号，系统时钟信号，计分复位端，加分按钮端，计时预置控制端，计时使能端，计使其在任何大系统的设计中，随时可对设计进行仿真模拟。

所以，即使在远离门级的高层次即使设计尚未完成时，设计者就能够对整个工程设计的结构和功能的可行性进行查验，并做出决策。

设计规划过程智力竞赛抢答器的程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。

五灵活性最初是作为种仿真标准格式出现的，有着丰富的仿真语句和库函数。

的结构，也不必管最终设计实现的目标器件是什么，而进行的设计。

程序设计的硬件目标器件有广阔的选择范围，可以是各系列的及各种门阵列器件。

四可操作性由于具有类属描述语句和子综合工具移植到另个综合工具，从个工作平台移植到另个工作平台。

此外，通过更换库再重新综合很容易移植为设计。

三性的硬件描述与具体的工艺技术和硬件结构无关。

设计者可以不懂硬件的综合工具移植到另个综合工具，从个工作平台移植到另个工作平台。

此外，通过更换库再重新综合很容易移植为设计。

三性的硬件描述与具体的工艺技术和硬件结构无关。

设计者可以不懂硬件的结构，也不必管最终设计实现的目标器件是什么，而进行的设计。

程序设计的硬件目标器件有广阔的选择范围，可以是各系列的及各种门阵列器件。

四可操作性由于具有类属描述语句和子程序调用等功能，对于已完成的设计，在不改变源程序的条件下，只需改变端口类属参量或函数，就能轻易地改变设计的规模和结构。

五灵活性最初是作为种仿真标准格式出现的，有着丰富的仿真语句和库函数。

使其在任何大系统的设计中，随时可对设计进行仿真模拟。

所以，即使在远离门级的高层次即使设计尚未完成时，设计者就能够对整个工程设计的结构和功能的可行性进行查验，并做出决策。

设计规划过程智力竞赛抢答器的组成原理因为设计的是四路抢答器，所以系统的输入信号有各组的抢答按钮，系统清零信号，系统时钟信号，计分复位端，加分按钮端，计时预置控制端，计时使能端，计时预置数据调整按钮系统的输出信号有四个组抢答成功与否的指示灯控制信号输出口，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干。

根据以上的分析，我们可将整个系统分为四个主要模块鉴别锁存模块，答题计时模块，计分电路模块，扫描显示模块。

总系统框图如所示。

图系统框图第四组第组扫描显示扬声器组别显示主持人复位时间到抢答信号计分电路答题计时电路第信号输出第信号鉴别，锁存加分复位减分抢答器模块的设计抢答器中各个模块由实现后，利用工具对各模块进行了时序仿真，其目的是通过时序可以更清楚的了解程序的工作过程。

鉴别锁存模块的设计鉴别锁存模块的关键是准确判断出第抢答者并将其锁存，实现的方法可使用触发器或锁存器，在得到第信号后将输入封锁，使其它组的抢答信号无效。

形成第抢答信号后，用编码译码及数码显示电路显示第抢答者的组别，控制扬声器发出音响，并启动答题计时电路。

本模块采用芯片，开始，当所有开关均未按下时，锁存器输出全为高电平，经输入与非门和非门后的反馈信号仍为高电平，该信号作为锁存器使能端控制信号，使锁存器处于等待接收触发输入状态当任开关按下时，输出信号中必有路为低电平，则反馈信号变为低电平，锁存器刚刚接收到的开关被锁存，这时其它开关信息的输入将被封锁。

由此可见，触发锁存电路具有时序电路的特征，是实现抢答器功能的关键。

鉴别锁存电路可以由程序来实现，以下是断鉴别锁存的程序鉴别锁存电路由程序实现后，其仿真图如图所示。

图鉴别锁存仿真图时序仿真分析，为输入控制信号为输入信号，表示参与答题的四位选手，为输出信号，表示抢答的输出结果，如图所示当，四个输入信号，有个先为时候，表示首先抢答，则输出为，表示抢答成功，其他信号被屏蔽，为无效信号。

答题计时模块答题计时模块的任务是当主持人启动这个计时开关时开始计时，如果在规定的时间内答完题则答题有效，如果在规定的时间内没有完成，则答题无效。

计时器从规定的时间倒计时，计时为零时计时结束。

答题有无效作凭主持人来判断。

本模块由比较器和，基本触发器和三极管组成。

两个比较器的翻转分别由高电平触发和低电平触发的输入电压与比较基准电压比较决定，其输出控制触发器和放电晶体客的状态。

计时电路可以由程序来实现，以下是断计时的程序主控模块的程序定时模块的程序，上升沿倒计时计数模块的程序