性和可靠性，测频范围达到，实现了数字系统硬件软件化，这是数字逻辑设计新趋势。本设计采用公司芯片,该芯片管脚间延迟为,即频率为,应用标准化硬件描述语言有非常丰富数据类型,他结构模型是层次化,利用这些丰富数据类型和层次化结构模型,对复杂数字系统进行逻辑设计并用计算机仿真,逐步完善后进行自动综合生成符合要求在电路结构上可实现数字逻辑,再下载到可编程逻辑器件中,即可完成设计任务。译自文斯凯赫尔著逻辑设计页设计流程在深入了解语言之前先理解设计环境是很有帮助。基于设计过程有几个步骤，通常称为设计流程。这些步骤适用于何基于硬件描述晤言设计过程，由图概略表示。前端步骤虽然是痛苦，但是很平常后很痛苦,端步骤图或其它基于设计流程步骤所谓前端步骤，就是从方框图层次上写出基本方法和结构快。像软件程序那样大逻辑设计通常是分层次，给出了很好框架用于定义模块及其界面，细节内容随后再填充。下步是实际写出模块，界面，及其内部细节代码。由于是基于文本语言，原则上可以用任何文本编辑器完成这部分工作。然而，大多数设计环境包括特别文本编辑器，使得工作更简单些。这样编辑器有些特点，例如，关键词突出显示，自动缩进，常用程序结构内置模板，内置语法检查和编译器快速启动。旦写出个代码，你就想编译它，语法编译器会分析你代码有没有语法，并检查它与其它模块兼容性。它还用于处理设计模拟器所需要内部信息。像其它编程工作样，你可能不想等到所有代码编译完。次做点，可防止扩散语法以及不致命名，等等，而且在完成项目之前就给你种欲罢不能感觉。下步是模拟，这也许是最满意步骤，模拟器允许你定义输入并应用到设计中去，同时观察输出而不必建立物理电路。在小型项目中，如在数学设计课上作业，你可以手工产生输入并与预期输出比较。实际上，模拟只是被称为验证部分，当然，看到模拟电路产生输出是令人满意，但模拟目要更高些，它要验证电路是否按预期那样工作。在典型大型项目中，在编码过程中和之后，都需要做大量动作来定义很宽范围逻辑操作条件，以及在这些条件下电路运行测试情况。在这个步骤如能找出设计上问题，是分层方块图拟合布局布线编码定时验证综合模拟检验编译很有用，如果在以后才找到问题，则通常必须重新做所有后端步骤。要注意，至少有两个方面问题需要验证。在功能验证中，主要研究不考虑定地条件下逻辑操作，门延迟和其它定时参数都让认为是零。在定时验证中主要研究包含了估算延迟电路操作，验证如触发器这样时序器件建立，保持以及其它定时要求。按惯例，在开始后端步骤前，要充分做好功能验证。但是，在这步做定时验证通常是受限制，因为时序行为非常依赖于综合以及拟合结果。我们可以做些初步定时验证，以获得全部设计过程中些安慰，但具体定时验证必须到最后才能做。验证之后，就可以进行后端工作了。这步骤性质和用到得工具，依据设计目标技术会有些不同，但仍可分为三个基本步骤。第步为综合，就是将描述转换成能在目标技术中使用基本元素和部件集合。例如，用或者，综合工具可产生两极与或等式，用将产生个门电路列表以及个网表，用来指定门之间如何互联。设计者可提供些技术上约束条件来帮助综合工具，如逻辑层次最大数或所用逻辑缓冲器强度。在拟合步骤，拟合工具将被综合原始或元件映射到可得到器件资源上。对于或，这可能意味着将等式转化为可行与或元件。对于，它可能意味着以定模式放置各个门，并找出在模片物理约束条件，各个门连接方法，这称为布局与布线。在这个阶段，设计者通常可以提出额外约束条件，如模块在芯片中布局或外部输入输出引脚分配。最后步骤是被拟合电路定时验证，只有在这步，由于边线长度，电气负载其他因素引起时基电路延迟，才以合适精度进行计算。通常这步使用了和验证样测试条件，但这步它们是按照实际构成电路来运行。跟任何其它创造性过程样，你可能会偶尔前进在后退半步或者更糟。如图所示，你可能在编码时遇到些问题，迫使你回头并重新考虑层次结构，你完全可能遇到编译或模拟使你重写部分代码。最痛苦问题是在设计流程后端遇到。例如，若综合设计不适于可行或不符合定时要求，你可能不得不重新考虑整个设计。值得记住是出色工具并不能代替设计之初细心筹谋。译自佩德罗尼数字电路设计教程页,学位论文太原工业学院学位论文英文翻译作者姓名学科专业通信工程学号指导教师完成日期英文原文学位论文太原工业学院学位论文英文翻译作者姓名学科专业通信工程学号指导教师完成日期英文原文