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对于输出相位不需要与输入匹配的缓冲源信号，例如振荡器，这些类型的器 件是非常好的。
现在市场上出现了各种不带锁相环的缓冲器，这些器件少则有 个输出，多则有个输出。
些器件也包括可配置的和内部寄存器，边进 行输出分频 当今最高性能的不带锁相环的时钟缓冲器之是。
是低 压时钟分发缓冲器，能选择差分或兼容的输入时钟。
两个时 钟源可用于服务测试时钟以及主系统时钟。
所有其它控制输入是 兼容的。
十八个输出是或兼容的，可驱动两个串联端接的欧姆传输线。
有了这个功能，的高效扇出端数达到，输出到输出的偏斜低至， 器件到器件的偏斜，高端操作频率达到，使成为用于同步系 统中嵌套时钟树的理想时钟分发缓冲器 这些器件仍面临着器件传送延时的问题。
所有这些器件的传送延时大约使 。
在同时需要校准缓冲器基准时钟和缓冲器输出的系统中，这些延时将导致 偏斜。
这些器件也有缺点，即输出波形直接基于输入波形。
如果输入波形是非 占空比时钟，则输出波形将也小于理想的占空比。
在要求接近输出的 系统中使用这种类型的缓冲器时，需要使用昂贵的具有严格容差的晶体振荡器。
这些器件也没有进行相位调整或倍乘输出的能力。
相位调整允许时钟驱动器 补偿线路传送延时失配，确立和保持时间差值，而倍频允许根据同公共基准分 发高低频率时钟。
必须使用昂贵的元件和耗时的电路板布线技术来补偿这些缓冲 器样式的时钟驱动器器件的功能性缺点。
带锁相环的器件已被使用，以便克服这 些缺点。
带锁相环的时钟驱动器 第二种类的时钟分发器件使用反馈输入，该反馈输入是它其中个输入的函 数。
反馈输入可从内部或从外部连接到元件。
如果它是外部反馈，则设计条线 路将输出引脚连接到反馈引脚。
这种类型的器件通常基于个或多个锁相环，这 些锁相环路用于校准反馈输入和基准输入的相位和频率。
由于反馈输入是输出引 脚的反射，则传送延时可得到有效消除。
除了很低的器件传送延时之外，这种类 型的结构允许输出信号移相，以补偿电路板级的线路长度失配。
输出可选择分频 倍频，或者反相，而与此同时也保持了很低的输出偏斜。
锁相环有很多令人满意 的特性，其中包括可以倍增时钟频率，纠正时钟占空比和取消输出时钟分发延时。
最近几年，有很多带锁相环的时钟缓冲器问世，帮助实现时钟树的设计要求从 输入信号到输出的零传送延时。
完全集成的带锁相环可以同时将基准的相位与频 率的输出校准。
在下面几节中，我们将会看到些比较常见的带锁相环的时钟缓 冲器及其功能。
什么是锁相环 基本带锁相环是个反馈系统，它接收输入的振荡信号，并产生输出波形， 波形振荡的频率与输入信号的频率相同。
它是由相位频率检测仪滤波器和电 压控制的振荡器组成，如图所示。
为了使带锁相环能将基准输入和输出校准， 输出必须反馈回给锁相环的输入。
这个反馈输入用作所有其它输出所依据 的校准信号。
相位频率检测仪评估输入和输入的上升沿。
如果 输入出现在输入之前，则表示电压控制振荡器运行得太慢，产 生信号，这信号直持续到输入的上升沿。
如果输入出现在 输入之前，产生信号，这信号在输入的上升沿被触发， 并直持续到输入的上升沿。
这个脉冲强制慢速运行。
这样， 根据和输入的关系强制运行得更快或更慢。
的输出是内部生 成的振荡器波形。
控制的频率的输入电压是输入频率的量度因为输入频率 变化了，此电压也会发生变化。
锁相环设计用于在定范围的频带内操作。
如果 输入频率在此频带之外，则电路将不会追踪输入信号，和将不相同。
只要保持在电路的跟踪范围内，则。
但是如果移出了范 围，则电路将失锁，输入和内部频率将又会不同。
在没有输入时，输出的条 件是与器件相关的。
例如，失去了基准输入，将所有输出 三态处理。
但是，的输出在器件的最低速度下操作，而的输 出将以其最高频率运行。
因此，如果在这种情况下进行设计，需要了解器件的细 节。
考虑到可能有输入时钟丢失，现在已有支持双时钟输入的缓冲器。
滤波器将 这些和信号转化为个控制电压，其大小取决于 上次发生的和脉冲。
滤波器产生的电压范围保证能强制 在所选频率范围内的任何频率。
零延时缓冲器 零延时缓冲器是种可以将个时钟信号扇出成多个时钟信号，并使这些输 出之间有零延时和很低的偏斜的器件。
此器件很适合用于要求输入到输出和输出 到输入的偏斜极小的各种时钟分发应用中。
零延时缓冲器内置有个使用基准输 入和反馈输入的锁相环。
反馈输入由其中个输出驱动。
相位检测器调整的 输出频率，使其两个输入没有偏斜或频率差。
由于锁相环控制回路包括其中个 输出及其负载，它将动态补偿加在输出上的负载。
这意味着从输入到输出有零延 时该输出驱动反馈，但不受输出负载的影响。
注意这仅是受反馈输入监控 的输出的情况，所有其它输出有输入到输出的延时，而该延时会受输出负载差异 的影响。
有关这主题的讨论，请参见提前或滞后调节节。
提前或滞后调节 提前可定义为缓冲器跃迁输出在时间上早于输入基准信号。
也可将它视作负 延时。
另方面，滞后是输出时钟跃迁在时间上迟于输入，是正延时。
要调节 上的输出提前或滞后，必须了解和之间的关系以及驱动的 输出与其它输出之间的关系。
首先，需要了解锁相环路的几个特性。
锁相环在临 界下检测引脚的相位，并将它和在相同临界时引脚的相位 进行比较。
所有输出同时开始
【17页】【毕业设计】基于FPGA的逻辑分析仪的设计与开发中英文翻译.doc在线文档
