码管显示的位二进制码。源代码，码。逻辑功能将位码译成数码管显示的位二进制码。源代码，联十进制计数器模块的级原理图十进制计数器原理图图十进制计数器的级原理图段译码器模块模块具体功能输入信号输入位码。输出信号输出位码对于的位二进制六位十进制计数器级联原理图图位级计到时，为高电平。源代码输入清零信号输入时钟触发信号。输出信号输出码输出计数器进位信号。逻辑功能为高电平时计数，位输入时钟变量，为高电平时计数器清零，当计数器级原理图图位锁存器模块的级原理图十进制计数器模块具体功能输入信号输入时钟使能信号两个信号分开输出。源代码最高位输出的码。逻辑功能当信号上跳时，将输入的位码送到输出端，由于接收的是个计数器的输出信号，因此输入信号是个位而不是个位。输出信号中低位不需要译码，最高位又需要译码，所以采用计具体功能输入信号锁存器锁存信号个十进制计数器输出的位码。输出信号低位输出显示的码原理图图测频控制信号发生器模块级原理图位锁存器模块设计数时能信号计数器清零信号锁存信号。逻辑功能产生脉宽的周期信号，并根据测频需要产生相应的计数器清零信号和锁存器锁存信号。源代码分频器模块的级原理图„„图分频器模块级原理图测频控制信号发生器模块设计具体功能输入信号标准输入信号。输出信号计分频器模块的级原理图„„图分频器模块级原理图测频控制信号发生器模块设计具体功能输入信号标准输入信号。输出信号计数时能信号计数器清零信号锁存信号。逻辑功能产生脉宽的周期信号，并根据测频需要产生相应的计数器清零信号和锁存器锁存信号。源代码原理图图测频控制信号发生器模块级原理图位锁存器模块设计具体功能输入信号锁存器锁存信号个十进制计数器输出的位码。输出信号低位输出显示的码最高位输出的码。逻辑功能当信号上跳时，将输入的位码送到输出端，由于接收的是个计数器的输出信号，因此输入信号是个位而不是个位。输出信号中低位不需要译码，最高位又需要译码，所以采用两个信号分开输出。源代码级原理图图位锁存器模块的级原理图十进制计数器模块具体功能输入信号输入时钟使能信号输入清零信号输入时钟触发信号。输出信号输出码输出计数器进位信号。逻辑功能为高电平时计数，位输入时钟变量，为高电平时计数器清零，当计数器计到时，为高电平。源代码六位十进制计数器级联原理图图位级联十进制计数器模块的级原理图十进制计数器原理图图十进制计数器的级原理图段译码器模块模块具体功能输入信号输入位码。输出信号输出位码对于的位二进制码。逻辑功能将位码译成数码管显示的位二进制码。源代码„„原理图图段译码器模块的级原理图电路参数的计算及元器件的选择下面就电源电路，时基电路，放大整形电路以及扩展电路中的参数计算以及元器件的选择进行说明。电源电路如图所示电路为输出电压输出电流的稳压电源。它由电源变压器，桥式整流电路，滤波电容和只固定式三端稳压器极为简捷方便地搭成的。交流低压，经过桥式整流电路和滤波电容的整流和滤波，在固定式三端稳压器信号三角波等进行放大。与非门构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。扩展电路设计扩展电路如下图所示，该电路可实现频率量程的自动切换，其工作原理是当被测量信号频率升高，千位计数器已满，需要升量程时，计数器的最高位产生进位脉冲，送到由与两个触发器共同构成的进位脉冲采集电路。进位脉冲采集电路的作用是使电路工作稳定，避免当千位计数器计到或时，产生小数点的跳动。第二个触发器用来控制情，即有进位位脉冲电路不清，而无进位时则清。当被测频率降低需要转换到低量程时，可用千位是否为来判断。在此利用千位译码器的灭零输出，当端为零时，输出为零，这时就需要降量程。因此，取其非作为地址计数器的清脉冲，为了能把高位多余的零熄灭，只需把高位的灭零输入端接地，同时把高位的与低位的相连即可，有此可见，只有当检测到最高位为，并且在该秒内没有进位脉冲时，地址计数器才清复位，即转换到最低量程，然后按升量程的原理自动换挡，直至找到合适的量程。若将地址译码器的输出取非，变成高电平以驱动显示的小数点，则可显示扩展的频率范围。特殊器件的介绍本系统中主要使用了如下些功能器件。下面就这些器件的功能特点主要参数和使用方法作相应说明。器件介绍器件的功能引脚参数使用方法表的参数表样式标题，图表标题单元模块之间的连接软件设计设计原理及介绍设计原理本数字频率计核心部分由软件进行设计，综合，仿真，下载。具体步骤如下用设计出各个部分模块，并对各个模块进行仿真测试。将语言程序综合生成功能模块图，根据要求连接好各个模块，并进行综合和总体仿真。根据需求选择相应的芯片，对其进行引脚分配，以便于将实现的数字频率计下载到相应的芯片上。介绍是公司推出的开发工具，提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括可利用原理图结构框图和完成电路描述，并将其保存为设计实体文件芯片电路平面布局连线编辑增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块功能强大的逻辑综合工具完备的电路功能仿真与时序逻辑仿真工具定时时序分析与关键路径延时分析可使用逻辑分析工具进行嵌入式的逻辑分析支持软件源文件的添加和创建，并将它们链接起来生成编程文件使用组合编译方式可次完成整体设计流程自动定位编译高效的期间编程与验证工具可读入标准的网表文件网表文件和网表文件能生成第三方软件使用的网表文件和网表文件。软件设计结构图图数字频率计Ⅱ设计结构图设计流程框图Ⅱ原理图设计主要完成数字频率计核心系统的原理图设计和仿真测试。图数字频率计Ⅱ设计流程图结构图电路原理图设计完成整个数字频率计及外围电路的原理图设计子模块设计子模块综合，仿真模块连接，形成系统原理图整体综合，仿真，测试配置芯片引脚，下载图数字频率计系统设计流程图画出芯片原理图芯片选择配置子电路图设计连接芯片和子电路检查，完成设计系统调试测频控制信号发生器模块仿真调试调试内容利用Ⅱ软件进行波形仿真，对此模块输入标准输入信号。重点观察清零信号，锁存信号，计数使能信号的输出波形和对应时序关系是否正确。图测频控制信号发生器仿真波形有毛刺图测频控制信号发生器模块仿真波形有毛刺调试结果可以看出清零信号由于竞争冒险出现了毛刺。由于刚好出现在锁存信号的上升沿，所以会严重影响锁存信号的输出，后面进行全系统仿真时输出就会变成全零，因为数据被先清零了。所以要设法去掉毛刺。我们用了加入个触发器的方法成功消除了毛刺，结果如下,图测频控制信号发生器模块仿真波形毛刺消除位锁存器模块仿真调试调试内容对此模块输入有效的锁存信号上升沿，并预置信号到个输入引脚，观察输出引脚的信号变化。图位锁存器仿真波形图位锁存器模块仿真波形图调试结果从仿真波形来看，其输出和输入相对应，实现了设计要求。十进制计数模块仿真调试调试内容输入时钟变量，输入时钟使能信号，输入清零信号，观察计数器输出和进位信号的变化,图十进制计数器模块仿真波形图调试结果从仿真波形可以看出计数器输出和进位位工作正常，仅有些由于竞争冒险出现的差错，不会影响其正常工作,位十进制计数器模块仿真调试调试内容本模块是将个十进制计数模块级联起来形成六位的十进制输出。通过加入使能信号和时钟信号，观察其输出图位十进制计数器仿真调试进制图位十进制计数器仿真调试进制调试结果由仿真波形可以看出计数器输出正常。总体仿真测试把各个模块连接起来进行综合仿真测试。输入的被测信号，标准输入信号。观察此频率计的输出图数字频率计仿真波形调试结果从仿真波形可以看出频率计测得的频率确实是因为经过译码，图中对应十进制，对应十进制。